ID Artikel: 000076164 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/11/2013

Mengapa antarmuka Avalon kontroler memori berbasis DDR3 UniPHY saya menggunakan sinyal Avalon MM alih-alih sinyal Avalon-ST?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 11.1 dan yang lebih baru, kontroler memori berbasis DDR3 UniPHY dengan monitor efisiensi yang diaktifkan secara salah menggunakan nama sinyal Avalon®-MM (misalnya avl_waitrequest) alih-alih nama sinyal Avalon-ST (misalnya avl_ready). Ada masalah selama tahap hasil kontroler di mana antarmuka Avalon-MM monitor efisiensi diekspor alih-alih antarmuka Avalon-ST kontroler.

    Resolusi

    Masalah ini diperbaiki di perangkat lunak Quartus II versi 12.1 dan yang lebih baru.

    Produk Terkait

    Artikel ini berlaku untuk 18 produk

    Cyclone® V SX SoC FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA
    Stratix® III FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.