Bagaimana cara menetapkan clock pada desain saya untuk menggunakan jaringan clock global, regional, ganda, atau perifery tertentu?

Untuk membuat penugasan dalam perangkat lunak Quartus® II ke jaringan clock global, regional, dual-regional, atau periphery clock tertentu, terapkan ke ~clkctrl versi sinyal dalam desain Anda.

Misalnya, jika desain Anda berisi output PLL yang harus menggunakan jaringan clock global atau regional, dua nama node berikut ada setelah kompilasi.

|altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]
|altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]~clkctrl

Ekstensi ini ~clkctrl mengidentifikasi sinyal yang disalurkan dari keluaran blok kontrol clock.

Untuk menemukan nama node ini, cari keluaran PLL baik di Node Finder atau temukan sumber clock di Penampil Peta Teknologi Post-Fit.

Contoh penetapan yang benar dari output clock PLL untuk sumber daya clock tertentu ditunjukkan di bawah ini:

• Untuk sumber daya clock global:

  set_location_assignment CLKCTRL_G2 -to "|altpll:altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]~clkctrl"

• Untuk sumber daya clock regional:

  set_location_assignment CLKCTRL_R1 -to ";|altpll:altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]~clkctrl"

• Untuk sumber daya clock regional ganda, perhatikan bahwa dua ~clkctrl node ada untuk jaringan clock regional ganda, satu untuk setiap jaringan regional:

  |altpll:altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]~clkctrl
|altpll:altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]~clkctrl_d

set_location_assignment CLKCTRL_R1 -to "|altpll:altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]~clkctrl"
set_location_assignment CLKCTRL_R11 -to "|altpll:altpll_component|mpll_altpll:auto_generated|wire_pll1_clk[0]~clkctrl_d"

• Untuk sumber daya clock perifer:

  set_location_assignment CLKCTRL_X0_Y74_N127 -to ~clkctrl