ID Artikel: 000076247 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 05/05/2021

Bagaimana cara mengatur pola video yang berbeda dalam testbench contoh desain Intel® FPGA IP SDI II?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Secara bawaan di testbench tb_top.v, TEST_RECONFIG_SEQ diatur ke "half." Pola video akan dikonfigurasi ulang dalam urutan 12GA-->6GB-->3GA-->HS-->SD.

    Ini menunjukkan contoh konfigurasi ulang yang luar biasa tetapi memberikan waktu yang terlalu singkat untuk mendetailkan pola data video untuk mode.

     

     

    Resolusi

    Modifikasi parameter TEST_RECONFIG_SEQ untuk mengatur pola video yang berbeda dalam simulasi.

    Misalnya, ubah menjadi "12GA" untuk menjalankan simulasi bitstream video 12G.

    Parameter ini mendukung beberapa opsi, "full", ''half', "12GA".. Dll.

    Lihat tb_tasks.v untuk nilai parameter terperinci.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.