ID Artikel: 000076304 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/02/2013

Kegagalan Perangkat Keras dengan Kontroler Memori Keras LPDDR2 pada Perangkat Cyclone V pada 300 MHz dan 333 MHz

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Masalah ini memengaruhi produk LPDDR2.

    Desain LPDDR2 yang menargetkan perangkat Cyclone V pada 300 MHz atau 333 MHz akan gagal dalam perangkat keras karena pengaturan bit kontroler memori keras ketidaksesuaian dalam File Objek SRAM (.sof).

    Resolusi

    Solusi untuk masalah ini adalah menjalankan desain LPDDR2 dengan kontroler memori keras pada perangkat Cyclone V pada 200 MHz atau 267 MHz alih-alih pada 300 MHz atau 333 MHz. Jika Anda menggunakan LPDDR2-S4 perangkat memori, ubah nilai tCCD dari 1 ke 2.

    Masalah ini diperbaiki dalam rilis 12.1 SP1 DP1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Cyclone® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.