ID Artikel: 000076314 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 21/10/2020

Galat(14566): Fitter tidak dapat menempatkan x komponen periferi karena konflik dengan batasan yang ada (x IOPLL(s)).

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena batasan Intel® FPGA IP Ethernet Tiga Kecepatan dengan opsi "LVDS" sebagai "jenis Transceiver", IOPLLs tidak dapat digabungkan.

    Anda mungkin melihat galat ini di perangkat lunak Intel® Quartus® Prime ketika Anda memulai beberapa Intel® FPGA IP Ethernet Kecepatan Tiga Kali lipat dengan opsi "LVDS" sebagai "Jenis Transceiver" pada bank I/O tunggal untuk perangkat Intel® Arria® 10, Intel® Cyclone® 10 GX atau Intel® Stratix® 10 L-Tile/H-Tile.

     

     

    Resolusi

    Untuk menghindari galat ini, ikuti langkah-langkah berikut:

    1. Hasilkan Intel® FPGA IP Ethernet Tiga Kecepatan dengan opsi "None" sebagai "Jenis transiver."
    2. Hasilkan Intel® FPGA IP LVDS SERDES dengan beberapa saluran.
    3. Hubungkan dua IP secara manual.

     

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.