ID Artikel: 000076316 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/05/2017

Mengapa sinyal rx_pcs_ready dan bit[0] dari register PHY_RXPCS_STATUS (0x326 offset) tidak disangkal untuk inti IP Ethernet Intel® Low Latency 40 dan 100-Gbps?

Lingkungan

  • Low Latency 40G 100G Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan inti IP Ethernet Intel® Low Latency 40- dan 100-Gbps, rx_pcs_ready dan bit[0] dari register PHY_RXPCS_STATUS tidak akan menegaskan selama pelatihan link, jika bit[0] dari register PHY_SCLR_FRAME_ERROR (offset 0x324) diatur.

    Resolusi

    Bit[0] dari register PHY_SCLR_FRAME_ERROR harus diatur hanya ketika membaca register PHY_FRAME_ERROR (offset 0x323). Harus ditolak segera setelah membaca register PHY_FRAME_ERROR (offset 0x323).

    Ini tidak dijadwalkan untuk diperbaiki dalam rilis perangkat lunak Quartus® Prime di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Intel® Arria® 10 FPGA dan SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.