ID Artikel: 000076484 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/03/2019

Mengapa lebar port tidak cocok ketika saya mencoba menghubungkan keluaran enkoder langsung ke input dekoder dari inti LDPC Intel® FPGA IP?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® FPGA IP Low-Density Parity-Check (LDPC) IP-LDPC
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Output enkoder inti LDPC Intel® FPGA IP tidak dapat terhubung langsung ke input dekoder inti LPDC Intel FPGA IP. Data output encoder harus menjalani konversi rasio kemungkinan log (LLR) dan bit lunak sebelum memakannya ke input dekoder. Anda perlu membuat logika konversi menggunakan logika lunak.

    Resolusi

    Tidak ada solusi yang diperlukan.

    Produk Terkait

    Artikel ini berlaku untuk 10 produk

    FPGA Cyclone® IV
    Cyclone® V FPGA dan SoC FPGA
    Intel® MAX® 10 FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA
    Stratix® V FPGA
    Stratix® IV FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Cyclone® 10 FPGA
    Arria® V FPGA dan SoC FPGA
    FPGA Arria® II

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.