ID Artikel: 000076486 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/10/2020

Saat menggunakan Intel® Arria® 10 PCIe Hard IP dalam mode CvP atau Autonomous, dapatkah PLL atau transivator dikalibrasi ulang dalam mode pengguna jika clock referensi tidak stabil selama daya dinaikkan.

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Arria® 10 Cyclone® 10 Hard IP untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menggunakan Intel® Arria® 10 PCIe Hard IP dalam mode CvP atau Autonomous, adalah persyaratan bahwa clock referensi PCIe stabil dari daya ke atas atau stabil dari titik diaktifkan sebelum rilis nPERST#.

    Clock referensi PCIe tidak boleh tidak stabil selama pcIe Hard IP phase-locked loop (PLL) atau fase kalibrasi transiver.
     

    Resolusi

    Mode pengguna tidak dapat dikalibrasi ulang pada transivator jika hal ini terjadi.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.