ID Artikel: 000076487 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/07/2020

Mengapa ada ketidakcocokan dalam hasil output FFT Intel® FPGA IP dalam simulasi antara model MATLAB* yang dihasilkan IP dan model HDL?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Quartus® Prime Edisi Standard
  • FFT Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan FFT Intel® FPGA IP versi 19.1, Anda dapat mengamati masalah di atas dalam simulasi jika Lebar Output Data IP tidak dikonfigurasi ke lebar maksimum yang didukung.

    Resolusi

    Untuk mengatasi masalah ini, mengkonfigurasi lebar output Data maksimum yang didukung lebar di IP.

    Masalah ini saat ini tidak dijadwalkan untuk diperbaiki dalam versi masa depan FFT Intel® FPGA IP.

    Produk Terkait

    Artikel ini berlaku untuk 10 produk

    Arria® V FPGA dan SoC FPGA
    Stratix® IV FPGA
    FPGA Arria® II
    Intel® MAX® 10 FPGA
    FPGA Cyclone® IV
    Stratix® V FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA
    Cyclone® V FPGA dan SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.