Untuk meminimalkan gangguan saat menggunakan inti IP MAC 10G Latensi Rendah pada Intel® Arria® 10 perangkat, penting untuk memastikan bahwa advanced transmit (ATX) phase-locked loop (PLL) dan PLL fraksional (fPLL) ditempatkan sehingga dapat sumber clock referensi input langsung dari buffer clock referensi tanpa melewati jaringan clock referensi.
Untuk performa gangguan terbaik, Intel merekomendasikan untuk menempatkan clock referensi sedekat mungkin ke PLL pemancar.
Gunakan pin clock referensi khusus di bank transiver yang sama.
Terdapat dua pin clock referensi khusus (refclk) yang tersedia di setiap bank transiver. Pin refclk bawah secara langsung memakan BAGIAN bawah ATX PLL, fPLL, dan CMU PLL. Pin refclk atas secara langsung memberi makan ATX PLL, fPLL, dan CMU PLL teratas.
Gunakan batasan lokasi untuk memastikan bahwa ATX PLL dan fPLL terletak di lokasi atas atau bawah yang optimal, diselaraskan dengan lokasi pin refclk khusus pilihan Anda.