ID Artikel: 000076604 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/11/2011

Set File yang Dihasilkan VHDL Dapat Menghadapi Masalah Sintesis pada Antarmuka Memori Eksternal UniPHY

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Galat dalam pembungkus yang dihasilkan VHDL untuk set file sintesis dapat mengakibatkan berbagai masalah sintesis.

    Resolusi

    Solusi untuk masalah ini adalah membuka pembungkus yang dihasilkan file di editor teks, dan ganti semua port formulir std_logic_vector(0 downto 0) dengan std_logic .

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.