ID Artikel: 000076623 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/07/2020

Mengapa output rx_clk dan tx_clk dari perhentian inti IP Ethernet Tiga Kecepatan Intel® FPGA setelah sekitar 1,7 dtk dalam simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan model simulasi Intel® FPGA inti IP Ethernet Tiga Kecepatan, baik rx_clk dan output tx_clk dari penghentian inti IP Ethernet Tiga Kecepatan Intel® FPGA setelah sekitar 1,7 dtk dalam simulasi.
    Hal ini disebabkan oleh MSB clock counter internal 32-bit yang tidak di-toggled.
    Masalah ini hanya dapat dilihat dalam simulasi.

    Resolusi

    Tidak ada solusi untuk masalah ini.

    Masalah ini telah diperbaiki dimulai dengan perangkat lunak Intel® Quartus® Prime Edisi Standar versi 21.1.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Cyclone® V FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA
    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.