ID Artikel: 000076637 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/04/2017

Intel® Stratix® Contoh Desain Streaming SerialLite III 10 tidak dapat dikompilasi karena kesalahan fPLL.

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Serial Lite III Streaming Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Saat menggunakan contoh desain Streaming inti IP Intel® Stratix® 10 SerialLite III, kesalahan fPLL berikut mungkin terlihat tergantung pada frekuensi clock referensi transiver yang digunakan.

    Galat: altera_sl3_fpll.altera_sl3_fpll: Melanggar batas K untuk mode otomatis. Kejadian paling umum dari galat ini adalah ketika kombinasi frekuensi refclk dan output dapat disintesis dalam mode integer, dan pengguna telah memilih mode fraksional.

     

     

    Resolusi

    Untuk mengatasi masalah ini, modifikasi dan regenerasi berkas altera_sl3_fpll.ip secara manual.

    Menggunakan Qsys, buka dan edit contoh file FPLL desain yang terletak di:

    \ed_synth\altera_sl3_fpll.ip

    Batal pilih opsi "Aktifkan mode fraksional" , hasilkan ulang IP, dan kompilasi ulang.

    Masalah ini telah diperbaiki pada versi 17.1 dari perangkat lunak Intel® Quartus® Prime.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.