ID Artikel: 000076672 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/02/2020

Mengapa Ethernet Latensi Rendah 10G MAC Intel® FPGA IP simulasi contoh desain yang dihasilkan gagal?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan perangkat lunak Intel® Quartus® Prime Pro versi 19.3, latensi rendah 10G MAC Intel® FPGA IP contoh desain yang dihasilkan mungkin mengalami masalah di atas. Hal ini karena model simulasi mengeluarkan "X" (tidak didefiniskan) alih-alih data yang valid, hal ini menyebabkan sinyal pengunci blok tidak berfungsi dan simulasi kemudian berhenti.

    Resolusi

    Masalah ini telah diperbaiki mulai di Intel® Quartus® perangkat lunak Prime Edisi Pro versi 19.4.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.