ID Artikel: 000076679 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 05/05/2021

® Mengapa Intel® P-Tile Avalon® Memory Mapped IP untuk PCI Express* Design Example error selama simulasi jika kit peralatan debug diaktifkan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-MM Intel® Stratix® 10 Hard IP untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam Intel® Quartus® Prime Pro Edition Software versi 20.1 atau sebelumnya, Intel® P-Tile Avalon® Memory Mapped Hard IP untuk PCI Express* Example Design dengan mengaktifkan fitur kit alat debug melaporkan galat selama simulasi.

    Galat-[CFCILFBI] Tidak dapat menemukan sel di liblist ./.. /.. //.. /.. /.. /pcie_ed/sim//.. /.. /ip/pcie_ed/pcie_ed_dut/sim//.. /intel_pcie_ptile_ast_200/sim/ptile_debug_toolkit/ptile_debug_toolkit.sv, 285

    Resolusi

    Untuk mengatasi masalah ini, nonaktifkan fitur kit peralatan debug saat menghasilkan lingkungan simulasi.

    Intel® FPGA P-Tile Avalon® Memory Mapped IP untuk Panduan Pengguna PCI Express* dijadwalkan untuk diperbarui guna merinci pembatasan ini.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 DX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.