Dalam contoh DESAIN JESD204B yang menargetkan Intel® Arria® 10 atau Intel® Stratix® 10 perangkat, komponen ATX PLL berbagi frekuensi clock referensi yang sama dengan frekuensi clock CDR.
Untuk mode duplex (Jalur data: Duplex), Anda dapat memilih clock referensi yang valid dari menu tarik-turun Frekuensi Referensi PLL/CDR di editor parameter IP.
Untuk mode simplex TX (Jalur data: Pemancar), menu tarik-turun tidak tersedia untuk pilihan. Contoh pembuatan desain akan mengambil frekuensi clock referensi yang valid sebelumnya dari tarik-turun. Ini dapat menyebabkan galat selama contoh, pembuatan desain.
Untuk menghindari galat ini untuk pembuatan desain contoh simplex TX, ikuti urutan di bawah ini saat mengonfigurasi parameter IP JESD204B:
Masukkan Kecepatan Data yang diinginkan.
Pilih clock referensi yang valid dari tarik-turun Frekuensi Clock Referensi PLL/CDR**.
Pilih jalur Data: Pemancar
Konfigurasikan parameter lainnya.
** Lihat Lembar Data Perangkat Intel Arria® 10/Intel® Stratix® 10 untuk rentang frekuensi clock referensi yang valid untuk ATX PLL.
Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Pro versi 17.1