ID Artikel: 000076711 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/08/2012

Mengapa clock SOPC Builder saya tidak terdefinisi dalam simulasi saat menggunakan ALTPLL di SOPC Builder untuk menghasilkan clock ini?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ini adalah masalah yang diketahui dengan perangkat lunak Quartus® II versi 10.x, dan dikaitkan dengan definisi 'pfdena' dalam megafungsi ALTPLL ketika "Membuat input 'pfdena' untuk secara selektif mengaktifkan pendeteksi fase/frekuensi" tidak diaktifkan dalam megafungsi ini.

Penanganan masalah ini memungkinkan opsi ini dalam fungsi ALTPLL Dalam sistem Pembangun SOPC Anda.  Hal ini dapat dilakukan dengan:

  1. Buka sistem Pembangun SOPC Anda
  2. Pilih blok ALTPLL, dan pilih Edit
  3. Pada blok ALTPLL, buka halaman 2 (Input/Lock) dan aktifkan "Buat input 'pfdena' untuk secara selektif mengaktifkan detektor fase/frekuensi".
  4. Klik Selesai, Selesaikan di blok ALTPLL.
  5. Regenerasi sistem SOPC Builder.
  6. Pilih Jalankan Simulasi dari Pembangun SOPC - memastikan bahwa Pembangun SOPC Opsi > Alat...  Jalur Opsi Simulator HDL diatur dengan benar.

Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.