ID Artikel: 000076783 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/12/2020

Apakah ada masalah yang diketahui dengan keluaran master_reset JTAG untuk Avalon komponen Master Bridge saat menggunakan Intel® Stratix® 10 perangkat FPGA atau Intel Agilex® 7?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • JTAG ke Avalon Master Bridge Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ya, karena masalah yang diketahui di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 20.4 dan sebelumnya, output master_reset JTAG untuk Avalon komponen Master Bridge mungkin tidak stabil dan menciptakan penegasan pengaturan ulang yang mencengangkan ketika digunakan pada perangkat Intel® Stratix® 10 FPGA atau Intel Agilex® 7.

    Ini karena logika JTAG yang menghasilkan keluaran reset asynchronous ini tidak direset setelah konfigurasi dan karena status awal register tidak diketahui, perilaku output reset ini tidak dapat diprediksi setelah konfigurasi perangkat.

    Resolusi

    Jangan gunakan output master_reset JTAG untuk Avalon Master Bridge IP sebagai sumber reset ke logika apa pun saat menggunakan Intel® Stratix® 10 FPGA atau perangkat Intel Agilex® 7.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    FPGA dan SoC FPGA Intel® Agilex™
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.