ID Artikel: 000076874 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/10/2019

Mengapa HIP PCIe* Antarmuka Intel® Stratix® 10 Avalon-MM mencerminkan parameter MSI-X dalam Katalog IP?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-MM Intel® Stratix® 10 Hard IP untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dalam perangkat lunak Intel® Quartus® Prime Edisi Pro versi 19.2 atau sebelumnya, parameter MSI-X di bawah ini yang ditunjukkan dalam GUI tidak cocok dengan param dalam RTL yang dihasilkan.

    - Offset tabel
    - Offset bit array (PBA) yang tertunda

     

    Resolusi

    Untuk mengatasi masalah ini, modifikasi parameter di bawah ini di "altera_pcie_s10_hip_avmm_bridge.v".

    parameter [28:0] pf0_pci_msix_pba_offset = 29'h2000 ,
    parameter [28:0] pf0_pci_msix_table_offset = 29'h3000

    Masalah ini telah diperbaiki pada perangkat lunak Intel® Quartus® Prime Pro versi 19.3 dan seterusnya.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.