ID Artikel: 000076878 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/10/2017

Mengapa simulasi gagal saat menggunakan contoh desain Interlaken?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Interlaken (Generasi ke-2) Intel® FPGA IP
  • Interlaken
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Interlaken IP Core (Generasi ke-2), rx_digitalreset dan reset_stat terus berubah saat menggunakan lingkungan simulasi modelsim atau ncsim. Akibatnya, sistem simulasi tidak dapat masuk ke status penguncian atau berhasil menyelesaikannya.

    Resolusi

    Masalah ini tidak ada saat menggunakan lingkungan simulasi VCS.

    Masalah ini telah diperbaiki mulai pada versi v17.1 dari perangkat lunak Intel® Quartus® Prime.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.