ID Artikel: 000077024 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/07/2020

Mengapa kompilasi sintesis Intel® Quartus® menunjukkan kesalahan port "sdi_cvo_rden" yang hilang ketika dua inti IP Clocked Video Output (CVO) II disematkan dalam desain Intel® Quartus®?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Clocked Video Output II (Siap 4K) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah pada perangkat lunak Intel® Quartus® Prime Pro versi 19.2 dan yang lebih baru, port sdi_cvo_rden tersedia setelah opsi "tertanam dalam video" dicentang di inti IP Clock Video Output (CVO) II.

    Tahap kompilasi sintesis Intel® Quartus® akan gagal dengan kesalahan port "sdi_cvo_rden" yang hilang ketika dua atau lebih IP CVO II diinteksi dalam desain Intel® Quartus®.

    Resolusi

    Masalah ini tidak ada gunanya.

    Masalah ini telah diperbaiki mulai pada versi 20.2 dari perangkat lunak Intel® Quartus® Prime Pro.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    FPGA dan SoC FPGA Intel® Agilex™
    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.