ID Artikel: 000077130 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 20/12/2012

Bagaimana cara memutuskan kapan harus mengimbangi ketidaksesuaian penundaan paket (Package Deskew) saat merutasikan jejak board untuk antarmuka memori saya?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Paket deskew tidak diperlukan untuk protokol memori apa pun yang beroperasi pada 800 MHz atau di bawah ini.

Resolusi

Untuk desain DDR3 dan RLDRAM3 yang beroperasi di atas 800 MHz, Intel menyarankan Anda untuk menjalankan analisis waktu dengan parameter sate board yang dimasukkan secara akurat di editor parameter kekayaan intelektual (IP). Hanya jika Anda mendapatkan pelanggaran waktu non-inti dalam laporan Waktu 'Laporkan DDR' maka Anda harus menerapkan langkah-langkah yang disebutkan di bagian 'Package Deskew' pada Volume 2 Bab 4 Dari Buku Panduan EMIF. Rekomendasi mungkin berbeda dari solusi yang ditunjukkan dalam Buku Panduan Antarmuka Memori Eksternal. Intel sedang dalam proses memperbarui buku panduan.

Produk Terkait

Artikel ini berlaku untuk 25 produk

Arria® V ST SoC FPGA
Cyclone® III LS FPGA
Stratix® IV E FPGA
Stratix® V FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Arria® V GX FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® IV E FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.