Untuk kasus di mana clock TSE Anda berasal dari logika internal yang create_clock Atau create_generated_clock penetapan sudah ada, maka Anda harus mengubah berkas SDC TSE untuk menghapus penetapan clock untuk clock ini.
Misalnya:
Dalam kasus di mana "clk" clock input TSE diberi makan oleh PLL internal alih-alih pin clock tingkat atas, maka Anda akan menerima peringatan seperti yang ada di bawah selama analisis waktu:
Peringatan: Filter yang diabaikan pada tse_constraints.sdc(363): clk tidak dapat dicocokkan dengan port
**Perhatikan bahwa nomor baris mungkin berbeda tergantung pada konfigurasi inti TSE Anda.
Alasan peringatannya adalah bahwa berkas TSE sdc berisi create_clock penugasan untuk input "clk" yang tidak lagi diperlukan karena port "clk" dari inti TSE kini disalurkan dari keluaran PLL yang sudah dibatasi.
Untuk menghindari peringatan cukup berikan komentar create_clock batasan karena tidak diperlukan.
Solusi di atas berlaku untuk clock TSE apa pun yang disalurkan dari logika internal alih-alih pin tingkat atas.
Batasan ini dijadwalkan untuk diselesaikan dalam rilis IP Ethernet Triple Speed di masa mendatang.