Ya. Jika melakukan akses baca kembali ke belakang di mana chip mengubah antara akses dan baris di CS kedua sudah terbuka, maka ada potensi untuk peredam bus. Di bawah ini adalah situasi di mana peredam dapat terjadi ketika ACT = Aktifkan dan RD = BACA:
Sisi DDR
ACT A
RD A
ACT B
RD B
RD A
Sisi Lokal
baca baris A di CS1
baca baris B di CS2
baca baris A di CS1
Kontroler mengetahui bahwa pada baris kedua baca ke baris A, baris sudah terbuka. Oleh karena itu tidak ada ACT yang diperlukan. Di bawah ini adalah diagram yang menunjukkan sinyal dqs yang menyertai data baca saat dikembalikan dari memori ke FPGA (pada titik di mana RD B diikuti segera oleh RD A).
Hasilnya adalah pembacaan dari CS2 dapat hilang. Solusinya adalah dengan memasukkan NOP sebagai berikut:
Sisi DDR
ACT A
RD A
ACT B
RD B
NOP
RD A
Sisi Lokal
baca baris A di CS1
baca baris B di CS2
nop (batalkan permintaan untuk 1 siklus)
baca baris A di CS1
Untuk v1.2.0 dari Altera DDR SDRAM Controller core ini harus dilakukan oleh pengguna. Untuk v2.0 inti, hal ini akan dilakukan secara otomatis, menjadi transparan bagi pengguna.