Masalah Kritis
Untuk desain yang menargetkan perangkat Stratix® V dalam perangkat lunak Quartus® II versi 12.1, ada beberapa masalah yang diketahui dengan penundaan waktu yang dilaporkan oleh penganalisis waktu TimeQuest. Semua perangkat Stratix V terpengaruh, meskipun hanya model waktu 5SGXA5, 5SGXA7, 5SGTC5, dan 5SGTC7 yang ditetapkan final dalam perangkat lunak Quartus II versi 12.1.
Untuk informasi terbaru tentang perubahan model waktu lainnya dalam versi perangkat lunak Quartus II yang lebih baru, lihat bagian Solusi Terkait di bawah ini.
TCO yang dilaporkan untuk lebar data yang luas dalam blok M20K dengan keluaran terdaftar di perangkat Stratix V mungkin pesimistis
Nilai TCO yang dilaporkan oleh penganalisis waktu TimeQuest mungkin pesimistis untuk blok Stratix V M20K yang lebarnya lebih dari 16 bit dan memiliki output terdaftar. Nilai TCO dari bit register output 16 hingga 39 yang dilaporkan oleh timeQuest timing analyzer dapat pesimistis sebanyak 500 ps. Nilai TCO untuk bit 0 hingga 15 dilaporkan dengan benar.
Untuk menghindari nilai timing pesimistis, hindari menerapkan RAM yang memiliki lebar lebih dari 16 bit. Jika Anda harus menggunakan blok RAM yang lebih lebar dari 16 bit, jangan gunakan mode dual-port atau mode ROM yang sederhana.
Penundaan waktu dari Regional Clocks hingga Spine Clock untuk Perangkat Regional Clock 73 hingga 91 in Stratix V salah
Untuk desain yang menargetkan perangkat Stratix V, penundaan waktu dari Regional Clocks 73-91 (yang terletak di pusat kanan dan tengah kiri perangkat) ke Spine Clocks, salah dilaporkan sebagai nol. Penundaan aktual untuk perangkat tingkat kecepatan 3 pada 85°C adalah sekitar 1 ns.
Clock Regional tercantum di penganalisis waktu TimeQuest sebagai QUADRANT_CLOCK elemen perutean, dan nomor Clock Regional diidentifikasi oleh nilai numerik di CLKCTRL_R string lokasi kontrol clock (STRATIXV_CLKBUF) node. Spine Clock terdaftar sebagai SPINE_CLOCK elemen perutean.
Untuk menghindari masalah ini, hindari menggunakan Jam Regional 73-91 di tengah kanan dan tengah kiri perangkat.
Jalur waktu dari port input Stratix V DSP tidak dianalisis dalam beberapa keadaan
Dalam desain yang menargetkan perangkat Stratix V, jika keluaran DSP terdaftar, tetapi RESULTA port terputus, yang umum di antara filter, maka jalur apa pun dari port input DSP ke register output DSP tidak dianalisis untuk waktunya.
Stratix waktu penahanan V untuk transfer LVDS-ke-core dalam mode non-DPA salah
Model waktu yang salah dalam perangkat lunak Quartus II versi 12.1 mungkin mengakibatkan kesalahan perangkat keras untuk desain yang memiliki margin waktu tahan rendah antara LVDS dalam mode non-DPA dan register inti. Model waktu V Stratix telah berubah dalam perangkat lunak Quartus II versi 12.1 SP1 untuk memperbarui persyaratan waktu tunggu untuk transfer dari output penerima LVDS untuk mendaftar di inti.
waktu Stratix V periphery clock (PCLK) salah
Model waktu yang salah dalam perangkat lunak Quartus II versi 12.1 mungkin mengakibatkan kesalahan perangkat keras untuk desain yang memiliki margin waktu rendah pada jalur yang berasal atau diakhiri dengan register clocked oleh sinyal PCLK. Masalah ini memengaruhi Stratix desain V yang menggunakan sumber daya global PCLK.
Untuk menentukan apakah desain yang dikompilasi dengan perangkat lunak Quartus II versi 12.1 terpengaruh oleh masalah ini:
- Cadangkan database desain.
- Buka desain di perangkat lunak Quartus II versi 12.1, kemudian ekspor database. Pada menu Proyek, klik Ekspor Database. Ketika Anda diminta, ekspor database ke direktori export_db yang disarankan.
- Mulai perangkat lunak Quartus II versi 12.1 SP1 atau yang lebih baru.
- Buka proyek. Ketika Anda diminta apakah akan menimpa versi database yang lebih lama, klik Ya, dan impor database dari direktori export_db .
- Jalankan penganalisis waktu TimeQuest pada desain.
Jika ada pelanggaran waktu, jalankan Fitter pada perangkat lunak Quartus II versi 12.1 SP1 atau yang lebih baru untuk menutup waktu pada desain.