Masalah Kritis
Deskripsi
Lokasi buffer clock DQS untuk UniPHY dapat menyebabkan penahanan pelanggaran waktu ketika ditempatkan secara suboptimal. Perangkat lunak Quartus II dapat menempatkan clock buffer DQS secara suboptimal pada global atau regional ganda clock setelah memperkenalkan kembali FPGA, sehingga dapat dialihkan ke tulis sisi dari buffer FIFO tangkapan baca.
Resolusi
Membuat penetapan lokasi pada buffer ke edge yang sama
sebagai antarmuka memori (misalnya EDGE_BOTTOM).