ID Artikel: 000077861 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/09/2011

Hilang Pesan Galat File .dat: Gagal membuka file VHDL

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Saat Anda menyimulasikan desain perangkat keras Qsys di VHDL yang berisi inti JTAG UART, dan Anda menjalankan simulasi menggunakan perintah, ld_debug Anda mungkin melihat pesan galat berikut:

    # ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat" in r mode.

    Anda dapat dengan aman mengabaikan galat ini, karena tidak memengaruhi keluaran stdout dari JTAG UART.

    Pesan galat ini tidak muncul saat menyimulasikan perangkat keras desain dalam HDL Verilog.

    Resolusi

    Jalankan simulasi menggunakan ld perintah, dan galat tidak ditampilkan.

    Atau, abaikan pesan galat.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.