Masalah Kritis
Deskripsi
MegaCore Kontroler Performa Tinggi DDR dan SDR2 tidak sepenuhnya mendukung simulator VCS.
Masalah ini memengaruhi semua konfigurasi.
Desain tidak mensimulasikan.
Resolusi
Ada solusi berikut.
Untuk VHDL ubah kode berikut:
- Dalam nama file>_example_driver.vhd,
ubah semua
whenpernyataan antara baris 333 dan 503 dariwhen std_logic_vector’(“”)kewhen “”. - Dalam nama file testbench\<example>_tb,
ubah baris 191 dari
signal zero_one(gMEM_BANK_BITS -1 downto 0) := (0 => ‘1’, others => ‘0’)kesignal zero_one(gMEM_BANK_BITS -1 downto 0) := (\'1\', others=> \'0\').
Untuk HDL Verilog:
Tidak ada perubahan yang diperlukan. Panggilan ke set penganalisis Verilog
v2k sakelar untuk mengaktifkan konstruksi Verilog 2000.
Masalah ini akan diperbaiki di versi DDR yang akan datang dan DDR2 SDRAM Controller dengan ALTMEMPHY IP.