Anda mungkin mengalami galat di atas jika saluran transiver Anda dikonfigurasi untuk kecepatan data yang melebihi 13,2 Gbps dalam perangkat Stratix® V tingkat kecepatan -1 PMA.
Ini karena perangkat lunak Quartus® II menggunakan PLL ATX bawah dari bank transiver secara bawaan. Kecepatan data maksimum YANG didukung ATX PLL untuk ATX PLL bawah adalah 13,2 Gbps dalam perangkat V Stratix® tingkat kecepatan -1 PMA.
Untuk mengatasi masalah ini, Anda dapat menempatkan ATX PLL secara manual di lokasi teratas bank transiver. Berikut adalah contoh batasan QSF.
set_location_assignment LCPLL_X0_Y24_N57 -to "llp0:inst|altera_xcvr_low_latency_phy:llp0_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts0].
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll"
Anda dapat menemukan koordinat PLL ATX atas dan bawah dari Perencana Chip Quartus® II.
Masalah ini akan diperbaiki pada perangkat lunak Quartus® II versi 15.1.