ID Artikel: 000077997 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa hasil simulasi Altera_PLL ModelSim-Altera menunjukkan perubahan fase yang salah saat mengubah frekuensi clock input?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Jika Anda mengimplementasikan pergeseran fase counter output Altera_PLL dalam unit derajat di Manajer Plug-In MegaWizard® dan secara dinamis mengubah nilai frekuensi input, hasil simulasi pada shift fase mungkin tidak benar.

Masalah ini terjadi karena saat ini Manajer Plug-In MegaWizard yang dihasilkan menyimpan informasi peralihan fase dalam unit periode waktu alih-alih unit derajat.

Saat ini hal ini memengaruhi perangkat lunak Quartus® II versi 12.0.

Resolusi

Anda perlu mengubah pergeseran fase dalam unit periode waktu secara manual jika Anda mengubah frekuensi input PLL dalam simulasi.

Ini akan diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.