Mengapa sinyal xgmii_rx_dc[71:0] dan xgmii_rx_clk tidak disinkronkan untuk rx_coreclkin selama simulasi IP PHY 10GBASE-R di perangkat Stratix® V GX saat menggunakan perangkat lunak Quartus® II v12.0?

Karena bug dalam model simulasi PHY 10GBASE-R dari perangkat lunak Quartus® II versi 12.0, sinyal xgmii_rx_dc[71:0] dan xgmii_rx_clk tidak disinkronkan untuk rx_coreclkin.

Untuk mengatasi masalah ini, gunakan model simulasi 10GBASE-R PHY yang tidak terenkripsi dalam metode berikut:

1. Buka berkas altera_xcvr_10gbaser.sv System Verilog di folder <instance_name>_sim\altera_xcvr_10gbaser dengan editor teks.
2. Tambahkan baris yang dikomentari dalam contoh berikut:
   sv_xcvr_10gbaser_nr #(
   .num_channels (num_channels ),
   .operation_mode (operation_mode ),
   .sys_clk_in_mhz (mgmt_clk_in_mhz ),
   .ref_clk_freq (ref_clk_freq ),
   .rx_use_coreclk (rx_use_coreclk), //tambahkan baris ini
   .pll_type (pll_type ),
   . RX_LATADJ (rx_latadj),
   . TX_LATADJ (tx_latadj))
3. Buka berkas msim_setup.tcl di folder <Instance_name>_sim\\mentor.
4. Komentari semua baris dengan "mentor" di jalurnya.

Untuk menggunakan model simulasi System Verilog yang diperbarui dalam simulasi bahasa campuran, Anda memerlukan lisensi ModelSim bahasa campuran.

Masalah ini telah diperbaiki pada perangkat lunak Quartus II v12.0.