ID Artikel: 000078279 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/08/2012

Apakah jaringan bias pada chip dari pin input REFCLK pada perangkat berbasis transiver Altera diaktifkan sebelum atau selama konfigurasi perangkat?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Tidak, jaringan bias pada chip pin input REFCLK dinonaktifkan sebelum dan selama konfigurasi perangkat dalam produk berbasis transiver Altera® seperti Stratix® II GX, Stratix IV GX, dan perangkat Arria® GX.

 

Dalam kasus di mana REFCLK digabungkan dengan AC, Vmin absolut dari input REFCLK dapat terlampaui jika sinyal yang diterapkan lebih besar dari dua kali lipat besarnya spesifikasi Vmin absolut. Ini harus dihindari. Misalnya, jika Vmin absolut perangkat -300 mV, maka tegangan diferensial driver sinyal tidak boleh lebih dari 600 mV.

 

Untuk menghindari skenario ini, Altera merekomendasikan salah satu dari tiga opsi berikut:

 

  • Pilih driver clock dengan tegangan keluaran diferensial yang tidak lebih dari dua kali besar dari batas Vmin absolut.
  • Pelemahkan sinyal jika tegangan keluaran diferensial driver clock lebih besar dari dua kali lipat besarnya batas Vmin absolut.
  • Nonaktifkan driver clock hingga setelah FPGA telah mengonfigurasi.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Arria® GX FPGA
FPGA Arria® II
Stratix® II GX FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.