Anda mungkin menemukan pesan peringatan ini saat mengkompirasi pengontrol berbasis UniPHY dalam perangkat lunak Quartus® II versi 11.1SP2.
Pada perangkat Stratix® V, hanya penghitung keluaran PLL tertentu yang memiliki kecocokan miring dan penghitung output lainnya yang dapat memiliki hingga maksimum 250 hingga 300ps miring. Pesan peringatan ini disebabkan karena clock PHY yang ditempatkan di konter dengan sate tinggi. Saat ini tidak ada mekanisme untuk memastikan bahwa konter PLL yang mengemudikan jam PHY ditempatkan ke lokasi miring rendah.
Anda tidak akan melihat pesan peringatan dalam versi perangkat lunak Quartus II sebelum 11.1SP2 dan skew antara penghitung tidak ditangkap oleh TimeQuest, sehingga dimungkinkan untuk memiliki hingga 300ps ketidakpastian clock yang tidak diperhitungkan oleh TimeQuest.
Masalah ini memengaruhi transfer apa pun antara sandal jepit yang digerakkan clock PHY dan sandal jepit yang digerakkan oleh clock lain.
Kekhawatiran utama adalah
- Transfer inti hingga perifery (GCLK-PHYCLK)
- Setiap transfer half-rate to full-rate (PHYCLK-PHYCLK)
Untuk setiap PLL, penghitung miring rendah adalah empat yang ke-1 dan empat counter terakhir. Kontra 0-3 dan 14-17 dicocokkan bersama-sama yaitu konter 0 dan 5 memiliki kemiringan relatif besar, seperti halnya counter 0 dan 16 tetapi 0 dan 2 tidak, juga 15 dan 16.
Solusinya adalah menambahkan hal berikut ke QSF:
N lokasi penghitung set_location_assignment > sinyal output -to <PLL>, misalnya: set_location_assignment PLLOUTPUTCOUNTER_X210_Y129_N1 -to {Hierarachy_Path}:p ll0|in_phyclk[2]
Atur lokasi semua konter PLL yang menyinggung ke lokasi mana pun [0-3] atau [14-17] (tetapi tidak mencampur keduanya – yaitu bukan 2 dan 15); C nomor ounter dapat disimpulkan dari pesan galat dan lokasi XY, nomor penghitung the selalu berdampingan yaitu jika PLLOUTPUTCOUNTER_X210_Y129_N1 adalah counter 0 dan PLLOUTPUTCOUNTER_X210_Y125_N1 adalah counter 4, maka counter 1, 2 dan 3 akan berada di Y128, 127 dan 126 secara berurut.