ID Artikel: 000078513 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/01/2014

Mengapa penghapusan phase_done tidak konsisten dalam simulasi RTL?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menggunakan stepping fase dinamis dalam fungsi mega Altera_PLL, Anda mungkin melihat perilaku yang berbeda untuk de-assertion dari sinyal output phase_done dalam simulasi RTL.

    Perilaku yang benar adalah agar phase_done tidak menegaskan tentang meningkatnya edge scanclk seperti yang dinyatakan dalam AN 661: Menerapkan Rekonfigurasi PLL Fraksional dengan Altera_PLL dan Altera_PLL_RECONFIG Megafunctions (PDF).

    Namun, dalam simulasi RTL, Anda mungkin melihat phase_done tetap menegaskan di tepi scanclk yang terjatuh. Ini biasanya hanya terjadi pada operasi langkah fase pertama. Ini adalah masalah dalam model simulasi RTL.

    Resolusi

    Masalah ini dengan model simulasi RTL telah diperbaiki pada versi 13.1 dari perangkat lunak Quartus® II.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.