ID Artikel: 000078532 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 31/08/2016

Bagaimana cara menetapkan target kompensasi PLL untuk megafungsi Altera_PLL?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda akan melihat peringatan berikut dalam laporan fitter Quartus® II jika PLL tidak memiliki clock terkompensasi yang ditentukan:

     

    Peringatan (177007): PLL yang ditempatkan di lokasi < lokasiPLL> tidak memiliki clock PLL untuk mengkompensasi yang ditentukan - Fitter akan mencoba untuk mengimbangi semua clock PLL

    Info (177008): altera_pll:altera_pll_i|general[0].gpll~FRACTIONAL_PLL

    Resolusi

    Cara menentukan target clock yang dikompensasi (yang dapat dilakukan secara langsung dalam megafungsi GUI ALTPLL), adalah dengan membuat penugasan "Match PLL Compensation Clock".  Sintaks node clock PLL harus spesifik agar disimpan di Editor Tugas.  Filter pada *outclk_wire* pada filter kompilasi postingan di pencari node.

    Misalnya:

    contoh:inst|example_0002:example_inst|altera_pll:altera_pll_i|outclk_wire[0]

    Ketika outclk_wire[0] sesuai dengan C0 dalam contoh Altera_PLL.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.