136531 Masalah: Clock Networks dan PLL di Perangkat Stratix IV, Versi 3.4
Halaman 5-14, Catatan untuk Gambar 5-11. Catatan 2 saat ini menyatakan, untuk sinyal Pilihan Clock Statis, bahwa ketika perangkat beroperasi dalam mode pengguna, Anda hanya dapat mengatur sinyal pilihan clock melalui berkas konfigurasi (berkas objek SRAM [.sof] atau berkas objek pemrogram [.pof] dan ini tidak dapat dikontrol secara dinamis.
Catatan 2 harus menyatakan "Anda hanya dapat mengatur sinyal pilihan clock secara statis melalui file konfigurasi (.sof atau .pof)".
140213 Masalah: Karakteristik DC dan Switching di Perangkat Stratix IV, Versi 5.3
Tabel 1-42 menunjukkan bahwa untuk Perangkat Stratix IV tingkat kecepatan -2/2X, kecepatan data 1600 Mbps didukung untuk SERDES sinkron sumber dengan Standar I/O Diferensial Benar. Kecepatan data maksimum yang mungkin dicapai dalam serdes sinkron sumber perangkat IV Stratix bergantung pada desain. SERDES sinkron sumber diimplementasikan dengan menggunakan megafungsi ALTLVDS_RX dan ALTLVDS_TX. Anda dapat memilih faktor deserialisasi/serialisasi untuk antarmuka Anda menggunakan megafungsi ini. Spesifikasi Fmax untuk SERDES didasarkan pada clock cepat yang digunakan untuk data serial. Antarmuka Fmax juga bergantung pada domain clock paralel yang bergantung pada desain dan memerlukan analisis waktu.
156376 Masalah: Jaringan Clock dan PLL di Perangkat Stratix IV, Versi 3.4
Ada dua poin untuk persyaratan saat menggunakan switchover clock otomatis, yang pertama salah. Ia mengatakan:
"Kedua input clock harus berjalan."
Tujuan switchover clock otomatis adalah untuk beralih antar-clock jika satu berhenti berjalan. Persyaratan sebenarnya adalah kedua clock harus berjalan ketika FPGA dikonfigurasi. Tembakan harusnya mengatakan:
"Kedua input clock harus berjalan ketika FPGA dikonfigurasi."
Masalah 91332: Volume2, Bab 1. Arsitektur Transceiver di Perangkat Stratix IV, Versi 4.5
Halaman 1-152 menyatakan dengan salah:
Tabel 1-57 mencantumkan waktu konfigurasi umum untuk Stratix perangkat IV GX saat dikonfigurasi menggunakan skema konfigurasi Fast Passive Parallel (FPP) pada 125 MHz.
Tetapi frekuensi konfigurasi maksimum dalam FPP tergantung pada varian perangkat seperti yang ditunjukkan dalam Volume1, Bab 10, Tabel 10-4.
Harusnya dikatakan:
Tabel 1-57 mencantumkan waktu konfigurasi umum untuk perangkat Stratix IV GX saat dikonfigurasi menggunakan skema konfigurasi Fast Passive Parallel (FPP) pada frekuensi maksimum.
357589 Masalah, Karakteristik DC dan Switching dalam Perangkat Stratix IV, versi 4.6
Tabel 1-23 secara salah menyiratkan bahwa semua lebar jalur PCI Express® Gen2 didukung dalam perangkat komersial dan industri -3.
Seperti yang ditunjukkan dengan benar dalam Tabel 1-9 Panduan Pengguna PCI Express:
Antarmuka PCI Express Gen2x8 Stratix® IV memerlukan tingkat kecepatan perangkat -2 atau -3I (-3C tidak mendukung Gen2x8).
10006592 Masalah: Volume 2, Bab 1, Arsitektur Transceiver di Perangkat Stratix IV, Versi 4.1
Bagian "Modes of Operation of AEQ", dari bab Arsitektur Transiver Straitx IV menjelaskan bahwa ada tiga mode operasi untuk AEQ dengan hanya mode "Satu kali" yang didukung oleh Perangkat Lunak Quartus® II.
Lihat Tabel 1-2 Adendum pada bab buku panduan perangkat IV Stratix untuk pembaruan tentang fitur 'Adaptive Equalization (AEQ)" pada transivator SIV.
10006412 Masalah: Volume 1, Bab 10, Konfigurasi, Keamanan Desain, Peningkatan Sistem Jarak Jauh di Perangkat Stratix IV, Versi 3.1
Waktu tCF2ST1 (nCONFIG high hingga nSTATUS high) tidak bervariasi menurut tCFG (lebar nCONFIG pulsa). Setelah nCONFIG dirilis tinggi, nSTATUS dirilis tinggi dalam spesifikasi maksimum tCF2ST1 asalkan Anda tidak menahan nSTATUS rendah secara eksternal.
Catatan yang terkait dengan tabel terkait akan diubah untuk mengatakan "Nilai ini berlaku jika Anda tidak menunda konfigurasi dengan menahan nSTATUS secara eksternal rendah."
10006465 Masalah: Karakteristik Volume 4, Bab 1, DC, dan Switching, Versi 4.3
Dalam catatan pada Tabel 1-5 disebutkan bahwa "Altera merekomendasikan tegangan baterai nominal 3,0V saat menghubungkan VCCBAT ke baterai untuk cadangan kunci volatil. Jika Anda tidak menggunakan kunci keamanan volatil, Anda dapat menghubungkan VCCBAT ke catu daya GND atau 3.0V."
Catatan ini akan diperbarui untuk menyatakan "Altera merekomendasikan tegangan baterai nominal 3,0V saat menghubungkan VCCBAT ke baterai untuk cadangan kunci volatil. Jika Anda tidak menggunakan kunci keamanan volatil, Anda dapat menghubungkan VCCBAT ke GND atau catu daya 1.2V-3.3V."
Masalah yang telah diatasi:
360127 Masalah, Karakteristik DC dan Switching di Perangkat Stratix IV, versi 5.0
Tabel 1-22 tidak memiliki rentang input tegangan penerima LVDS.
Ketika Dmax > 700 Mbps, persyaratan tegangan input LVDS adalah 1,0 V <=VIN <=1,6 V.
Ketika Dmax <= 700 Mbps, persyaratan tegangan input LVDS adalah nol V <=VIN <=1,85 V.
Masalah 35430: Karakteristik DC dan Switching di Perangkat Stratix IV, Versi 5.3
Tabel 1-42 dalam Karakteristik DC dan Switching untuk Perangkat Stratix IV menyatakan bahwa untuk perangkat tingkat kecepatan -2/-2X, 800 MHz didukung untuk standar fHSCLK_in (frekuensi clock input) True Differential I/O. Ini tidak berlaku untuk perangkat densitas 680, 530, 360, dan 290. Spesifikasi untuk komponen tersebut tidak memiliki nilai sebesar 5%. Frekuensi yang benar harus 762 MHz untuk perangkat ini.
Masalah 35430: Karakteristik DC dan Switching di Perangkat Stratix IV, Versi 5.2
Tabel 1-22 mengindikasikan VCCIO digunakan untuk standar diferensial untuk operasi I/O. Ini tidak benar. VCCIO digunakan untuk operasi keluaran diferensial. Detail berikut mengklarifikasi pin daya yang digunakan untuk operasi input diferensial:
- Bank kolom dan baris I/O mendukung standar I/O LVPECL untuk operasi input hanya pada pin input clock khusus.
- Input clock diferensial dalam kolom I/O didukung oleh VCC_CLKIN yang memerlukan 2,5 V. Input diferensial yang tidak menggunakan pin clock di kolom I/O didukung oleh VCCPD yang memerlukan 2,5 V. Semua input diferensial dalam bank I/O berturut-turut didukung oleh VCCPD yang memerlukan 2,5V.
10006109 Masalah: Volume-2, Bab-1, Versi 4.1
Halaman 1-149 menyatakan, "Jika Anda menggunakan Stratix IV GX dan GT PCI Express hard IP block, tegaskan port testin[5] dari file pembungkus pci express compiler yang dihasilkan dalam desain Anda. Menegaskan port ini memaksa LTSSM dalam blok IP keras untuk transisi ke negara-negara ini. Port testin[5] harus ditegaskan untuk minimum 16 ndtk dan kurang dari 24 mdtk."
Akan salah untuk menegaskan port pengujian[5]. port test_in[6] harus ditegaskan, alih-alih port testin[5].
10005907 Masalah: Volume 2, Bab 1, Versi 4.1
Halaman 1-188 menyatakan bahwa fitur PCI Express (PIPE) Reverse Parallel Loopback tidak didukung dalam perangkat Stratix IV GT. Ini salah. Hal ini didukung dalam perangkat Stratix IV GT.
10005786 Masalah: Stratix IV, Volume-1,2,3 dan 4, Versi 4.0
Kecepatan data minimum yang didukung oleh perangkat Stratix® IV GT adalah 600 Mbps, alih-alih 2,488 Gbps.
10005787 Masalah: Volume 2 Bab 1 "Arsitektur Transiver Stratix IV" Versi 4.0
Tabel 1-70. PLL CMU Stratix IV GT mendukung kecepatan data 600 Mbps hingga 11,3 Gbps.
10005409 Masalah, Volume-2, Bab-2, Versi 4.0
Tabel 2-4, Catatan (1) dalam buku panduan perangkat menyatakan,"Ketika dikonfigurasi sebagai HCSL, perangkat lunak Quartus® II secara otomatis memilih konektivitas DC dengan opsi pengakhiran eksternal untuk sinyal pin refclk." Mengikuti langkah-langkah tambahan sebenarnya diperlukan dalam perangkat lunak Quartus® II untuk mengaktifkan penghentian kopel/eksternal DC pada pin REFCLK.
1. Tambahkan tugas berikut ke berkas .qsf proyek Anda
set_instance_assignment -name INPUT_TERMINATION OFF -to
2. Kompilasi ulang desain
10005661 Masalah, Volume-2, Bab-5 ver 4.0. Tabel 5-15. Pemetaan Register Antarmuka EyeQ
Pernyataan, " Bit [1]—Baca/Tulis: Menulis 1 hingga bit ini menulis konten dari daftar data ke salah satu register EyeQ tergantung pada alamat yang disimpan di register alamat register EyeQ. Menulis 0 membaca isi register EyeQ." adalah salah.
Harus dibaca, " Bit [1]—Baca/Tulis: Menulis 0 pada bit ini menulis konten dari daftar data ke salah satu register EyeQ tergantung pada alamat yang disimpan di register alamat register EyeQ. Menulis 1 membaca isi register EyeQ."
366739 Masalah, Karakteristik DC dan Switching dalam Perangkat Stratix IV, versi 4.6
Catatan (4) pada Tabel 1-6 menyatakan, "VCCH_GXBL/R harus terhubung ke pasokan 1,4-V jika kecepatan data saluran pemancar > 6,25 Gbps." Batas kecepatan data ">6,25 Gbps" salah. Harus menyatakan ">6,5 Gbps".
Masalah: 10006605, DC dan Karakteristik Switching pada Perangkat Stratix IV, versi 4.4.
VCCPT dihapus dari tabel 1-1 dan 1-5 secara tidak sengaja. Spesifikasi yang disarankan untuk VCCPT adalah 1,5 V.
Masalah: 10006694: Hot Socketing dan Power-On Reset di Perangkat IV Stratix, versi 3.1.
Ada penunjuk dalam bab ini yang menyatakan "Altera merekomendasikan untuk mendukung VCC sebelum VCCAUX." tetapi harus membaca "Altera mengharuskan menyalakan VCC sebelum VCCAUX."
Masalah: 10006604, DC dan Karakteristik Switching pada Perangkat Stratix IV, versi 4.4.
VCCCB ditambahkan ke tabel 1-1 dan 1-5 secara tidak sengaja.
10005417 Masalah, Volume-2, Chapter-5 "EyeQ" Versi 3.0
Pernyataan, "Ketika Anda mengaktifkan perangkat keras EyeQ, cdr dapat mengambil sampel di 64 posisi berbeda dalam dua interval unit (UI) dari data yang masuk. Anda dapat mengontrol poin sampling secara manual dan memeriksa bit-error rate (BER) di masing-masing dari 64 poin sampling ini." tidak benar.
Harus dibaca, "Ketika Anda mengaktifkan perangkat keras EyeQ, CDR dapat mengambil sampel di 32 posisi berbeda dalam satu interval unit (UI) dari data yang masuk. Anda dapat mengontrol poin sampling secara manual dan memeriksa bit-error rate (BER) di masing-masing dari 32 poin sampling ini."
10006578 Masalah, Vol. 1, Ch 3: TriMatrix Memory Blocks di Perangkat Stratix IV, Versi 3.1
Buku panduan Stratix IV menguraikan sel memori M9K dan M144K sebagaimana diinisialisasi ke semua 0\s saat dinyalakan, kecuali ada file mif yang ditentukan.
10003993 Masalah, Volume 4, Bab 1 "DC dan Karakteristik Switching" Versi 3.1
Tabel 1-37 (tabel 1-36 dalam versi 4.0) telah dikoreksi untuk menunjukkan kecepatan data untuk faktor SERDES J=2 menggunakan register DDIO.
10003562 Masalah, Volume 1, Bab 12 "Pengujian Pemindaian Batasan JTAG di Perangkat Stratix IV" Versi 2.0
Tabel 12-2 yang diperbarui versi 3.0 dengan Nomor Komponen 16-bit yang benar di IDCODE 32-bit untuk perangkat EP4SGX230.
10003555 Masalah, Volume 4, Bab 1 "DC dan Karakteristik Switching" Versi 2.1
Spesifikasi elektis untuk LVPECL dalam Tabel 1-18 (Tabel 1-21 dalam versi 4.0) berlaku untuk pin clock input baris dan kolom.
10003397 Masalah, Volume 4, Bab 1 "DC dan Karakteristik Switching" Versi 2.1
Spesifikasi Iout telah ditambahkan ke Tabel 1-1.
10003232 Masalah, Volume 2, Bab 3 "Mengonfigurasi Beberapa Protokol dan Kecepatan Data dalam blok Transceiver" Versi 2.0
Tabel 3-7 menunjukkan saluran transiver yang tersedia saat blok IP keras PCI Express diaktifkan. Di bawah kolom Ch1, item baris kedua menunjukkan saluran yang tersedia untuk digunakan (ditunjukkan oleh \'avail\'). Informasi ini salah. Oleh karena itu, untuk tautan PCI x1 dengan 2 saluran virtual, Ch1 tidak dapat digunakan untuk konfigurasi apa pun.
10003061 Masalah, Volume 2, Bab 1 "Arsitektur Transiver IV Stratix" Versi 1.0
Detail mengenai Byte Ordering Block dan Angka 1-92 dan 1-93 diperbarui dalam revisi 2.0.
10002468 Masalah, Volume 4 Bab 1 "DC dan Karakteristik Switching" Versi 1.0
Tegangan minimum untuk VCCD_PLL dikoreksi dalam versi 2.0.
10003439 Masalah, Volume 1 Bab 1 "Ikhtisar Rangkaian Perangkat IV Stratix " Versi 1.0
Tabel 1-1 diperbarui dalam revisi 2.1 dengan jumlah blok PCI Express Hard IP yang benar untuk perangkat EP4SGX530.
10006590 Masalah, Vol. 2, Ch 5: Rekonfigurasi Dinamis Stratix IV, Versi 4.1
Bagian "Adaptive Equalization (AEQ)", halaman 5-74, bab Konfigurasi Ulang Dinamis Straitx IV menjelaskan bahwa ada tiga mode operasi untuk AEQ dengan hanya mode "Satu Kali" yang didukung oleh Perangkat Lunak Quartus® II.
Lihat Tabel 1-2 Addendum ke bab Buku Panduan Perangkat IV Stratix untuk pembaruan tentang fitur \'Adaptive Equalization (AEQ)" pada transceiv SIV.