ID Artikel: 000078585 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/11/2013

Mengapa avl_ready terjebak rendah pada kontroler berbasis DDR3 UniPHY saya di Quartus® II 12.0SP2?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam perangkat lunak Quartus® II versi 12.0SP2, pelacakan DQS diaktifkan untuk pengontrol DDR3 yang beroperasi di atas 533 MHz pada Stratix® V dan 450 MHz pada Arria® V. Saat pelacakan DQS diaktifkan, manajer pelacakan sequencer (sequencer_trk_mgr.sv) dibuat untuk mengontrol pelacakan.

    Ada masalah dalam file sequencer_trk_mgr.sv di mana sinyal cfg_num_dqs hanya 3 bit dan dapat mendukung hingga 7 grup DQS. Untuk antarmuka DDR3 yang 64-bit (8 grup DQS) atau 128-bit (16 grup DQS), manajer jalur sekuenser akan terkunci, menyebabkan sinyal Avalon siap pakai bus avl_ready terjebak rendah.

     

     

    Resolusi

    Masalah ini telah diperbaiki di Intel® Quartus® Prime Software versi 12.1.

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 13 produk

    Stratix® V GX FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Stratix® III FPGA
    Stratix® V GT FPGA
    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.