Ya. Dalam versi 1.0 DARI AN 361: Interfacing DDR & DDR2 SDRAM With Cyclone II Devices, spesifikasi frekuensi maksimum DDR/DDR2 untuk Cyclone II C7 dan C8 salah tercantum sebagai berikut
Spesifikasi DDR2 yang Diterbitkan dalam AN361v1.0
C6: 167 MHz (benar saat diposting)
C7: 167 MHz (terlalu agresif)
C8: 133 MHz (terlalu agresif)
Spesifikasi awal ini didasarkan pada analisis waktu baca/tulis sederhana dan tidak mencakup batasan perubahan I/O, sumber suara, dan faktor lainnya. Akibatnya, klaim untuk operasi frekuensi maksimum DDR/DDR2 tampak lebih agresif sehingga dapat dicapai dalam suatu sistem.
Altera telah menyelesaikan analisis bottleneck yang lebih ketat, dan telah memperbarui kecepatan Cyclone II DDR/DDR2 sebagai berikut:
Kecepatan Cyclone II DDR2 yang Dapat Dicapai
C6: 167 MHz
C7: 150 MHz
C8 (VIO) : 125 MHz
C8 (HIO) : 100 MHz
Kecepatan DDR II Cyclone yang Dapat Dicapai
C6: 167 MHz
C7: 150 MHz
C8: 125 MHz
Perlu dicatat bahwa meskipun klaim frekuensi maksimum asli di web lebih agresif daripada yang dapat dicapai, pengguna yang mencoba mencapai kecepatan ini akan ditandai oleh perangkat lunak Quartus II dengan indikasi bahwa frekuensi yang diminta terlalu tinggi. misalnya jika desain Cyclone II C8/DDR2 Anda diatur untuk 125 MHz, peringatan berikut akan dikeluarkan "Peringatan: Pengaturan Frekuensi DQS 125,0 MHz dari pin DQS I/O ddr_dqs[0] harus kurang dari 100,0 MHz"
Lihat solusi berjudul "Mengapa saya menerima pesan peringatan ketika saya mengkompirasi kecepatan DDR/DDR2 yang diiklankan dalam tingkat kecepatan -7 dan -8 Cyclone II FPGAs dalam Quartus II versi 5.0SP1 dan lebih rendah?" untuk detail lebih lanjut?
Pastikan target desain Anda berdasarkan nomor sistem yang diperbarui yang tercantum dalam versi 1.1 DARI AN361 dan pastikan Anda melakukan analisis waktu untuk sistem unik Anda untuk menentukan kecepatan sistem yang sebenarnya.