ID Artikel: 000078686 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/08/2012

Mengapa lebar sinyal antarmuka DDR3 Avalon "local_rdata_error" 4 bit?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika Anda menghasilkan kontroler IP DDR3 UniPHY dengan opsi "Enable Error Detection and Correction Logic" diaktifkan, sinyal output galat 4 bit, local_rdata_error [3:0], akan dihasilkan dalam versi IP 11.1SP2 dan yang lebih lama. Semua 4 bit memiliki perilaku yang sama dan bit only 0 dari sinyal local_rdata_error harus dipantau. 3 bit lainnya dapat diabaikan.

    Resolusi

    Masalah ini akan diperbaiki dalam rilis perangkat lunak dan IP Quartus® II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® IV GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.