Deskripsi
Anda mungkin melihat peringatan ini saat menggunakan alat simulasi Cadence dengan file VHDL yang dihasilkan oleh SOPC Builder atau Qsys. Peringatan ini tidak berdampak pada hasil simulasi dan dapat diabaikan dengan aman.
Resolusi
Pesan peringatan ini dapat ditekan dengan perintah Tcl berikut dalam alat simulasi Cadence:
ncsim> set pack_assert_off {std_logic_arith}