Masalah Kritis
Masalah ini memengaruhi produk DDR2 dan DDR3.
Analisis board skew dari hubungan waktu DQS ke CK adalah dilakukan sebagai bagian dari perintah Laporkan DDR . Perhitungannya untuk pengaturan dan menahan margin hubungan DQS ke CK salah.
Solusi untuk masalah ini adalah untuk menghasilkan eksternal Anda
antarmuka memori, kemudian buat perubahan berikut pada file interface_name<>_if0_p0.sdc
di folder submodule IP UniPHY:
- Temukan batasan waktu DQS vs CK di
berkas .sdc . Inilah batasannya
set_output_delaydi bagianDQS vs CK PATHfile. Modifikasi istilah dalam-maxbatasan-mindari ditambahkan menjadi dikurangi.- Swap
(minCK_DQS_skew)untuk(maxCK_DQS_skew)masuk batasan.
Batasan yang benar adalah sebagai berikut:
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
Setelah Anda menerapkan solusi ini, TimeQuest akan menganalisis
hubungan DQS ke CK dengan benar. Anda mungkin tidak melihat perubahan
dalam margin pengaturan dan penahanan yang dilaporkan, jika minCK_DQS_skew
negatif dari maxCK_DQS_skew.
Masalah ini akan diperbaiki di versi mendatang.