Beberapa konfigurasi saluran TX transiver yang digunakan dalam mode Latensi Deterministik akan menghasilkan analisis waktu yang salah dalam perangkat lunak Quartus® II. Dalam kasus spesifik ini, penganalisis waktu mengabaikan jalur clock dari pll_inclk, melalui TX PLL, dan sebelum blok PCS TX mengakibatkan analisis waktu yang salah pada jalur yang terpengaruh. Jalur yang terpengaruh ini mungkin tampak memiliki penutupan waktu yang tepat, yang menutupi potensi pelanggaran waktu karena analisis waktu yang salah.
Rangkaian perangkat dan konfigurasi berikut terpengaruh:
- Stratix® IV GX, Stratix IV GT, Arria® II GX, dan perangkat HardCopy® IV GX dengan mode Latensi Deterministik dan mengaktifkan Umpan Balik PFD PLL dan menggunakan Byte Serializer terpengaruh saat menggunakan versi perangkat lunak Quartus II dari 9.1 hingga 10.0 SP1.
- Cyclone® perangkat IV GX dengan mode Latensi Deterministik dan mengaktifkan Umpan Balik PFD PLL terpengaruh ketika menggunakan perangkat lunak Quartus II versi 10.0 dan 10.0sp1.
Perhatikan bahwa Altera CPRI MegaCore (yang tidak menggunakan fitur Umpan Balik PFD PLL) dan perangkat Arria II GZ tidak terpengaruh oleh masalah ini.
Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang. Jika masalah ini menyebabkan masalah segera, ajukan Permintaan Layanan menggunakan mySupport.