ID Artikel: 000078841 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/08/2015

Mengapa saya melihat pesan ini saat menyimulasikan Altera Hard IP untuk PCI Express: # FATAL: <sim time=""> Kecepatan Link Saat Ini Tidak Didukung?</sim>

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda akan melihat pesan ini jika Anda membuat proyek Qsys Anda sendiri menggunakan varian Avalon®-ST dari inti PCI® Express Hard IP dan tidak termasuk aplikasi contoh Altera® (Berjudul "APPS" pada desain contoh yang dibuat Altera), dan jangan drive pld_core_ready sinyal pada instantiasi Hard IP.

    Rangkaian lengkap pesan terlihat seperti ini:
    # FATAL: waktu Kecepatan Link Saat Ini Tidak Didukung
    # KEGAGALAN: Simulasi dihentikan karena kesalahan fatal!

    Resolusi

    Drive pld_core_ready sinyal pada instantiasi inti Hard IP ke 1\'b1.

    Produk Terkait

    Artikel ini berlaku untuk 17 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Intel® Arria® 10 GT FPGA
    Arria® V GT FPGA
    Intel® Arria® 10 GX FPGA
    Cyclone® V E FPGA
    Intel® Arria® 10 SX SoC FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.