ID Artikel: 000078874 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa PCIe link tidak bernegosiasi dengan kecepatan Gen2 ketika inti PCIe RP dan EP mendukung Gen2?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Jika perangkat PCIe® RP dan EP mendukung Gen2 dan tautan hanya muncul dalam kecepatan Gen1,
maka ini mungkin masalah pengaturan.

Spesifikasi dasar per PCIe, ketika tautan berhasil masuk ke L0 pada Gen1, perangkat lunak harus mengatur bit 5 dari register Link Control di port root untuk memicu tautan pelataran kembali untuk negosiasi Gen2.

Untuk Altera® inti PCIe, register Kontrol Link terletak pada 0x90 dalam ruang konfigurasi PCI.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.