Deskripsi
Anda mungkin melihat galat di atas ketika input clock referensi PLL ke kontroler memori berbasis UniPHY disalurkan dari PLL lain. Meskipun tidak disarankan untuk melakukan cascade PLL, itu diizinkan, dan desain harus dikompile dengan peringatan tetapi tidak ada kesalahan.
Penyebab kesalahan di atas adalah jumlah tingkat hierarki untuk clock referensi telah melebihi nilai dalam prosedur _p0_get_input_clk_id dalam file _p0_pin_map.tcl.
Resolusi
Lakukan langkah-langkah berikut untuk memperbaiki kesalahan:
- Buka file _p0_pin_map.tcl
- Cari string results_array 9
- Ubah nilai dari 9 menjadi nilai yang lebih besar, misal, 20
- Simpan berkas _p0_pin_map.tcl
- Kompilasi ulang desain dan Anda tidak akan melihat galat di atas