ID Artikel: 000078899 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/03/2016

Mengapa saya melihat galat saat mengakses IP FPGA pada desain SoC Arria 10?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam bootloader Arria® 10 U-Boot di SoC EDS versi 15.1.2 dan sebelumnya, ada batas waktu NOC yang keliru dibiarkan diaktifkan oleh fungsi reset_assert_all_bridges. Waktu habis ini dapat dicapai jika IP di FPGA lambat untuk merespons, yang mengakibatkan kesalahan akses.

Resolusi

Masalah ini dijadwalkan akan diperbaiki pada rilis SOC EDS berikutnya. Ada patch yang tersedia untuk mengatasi masalah ini dengan rilis sebelumnya di sini: https://github.com/altera-opensource/u-boot-socfpga

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Arria® 10 SX SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.