ID Artikel: 000079255 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 04/03/2014

* Galat: Parameter modul 'CFG_CMD_GEN_OUTPUT_REG' tidak ditemukan untuk override di alt_mem_ddrx_controller.v

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • DDR3 SDRAM Controller dengan UniPHY Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat galat di atas saat menyimulasikan kontroler DDR3 UniPHY Anda dengan ModelSim-Intel® FPGA. Penyebab kesalahan adalah pemesanan pustaka kompilasi dalam panggilan elaborasi ModelSim vsim .

    Resolusi

    Anda harus memastikan pustaka yang berisi berkas DDR3 yang dikompilasi tercantum pertama kali dalam perintah. Dalam hal ini, direktori kerja berisi berkas DDR3 yang dikompilasi:

    vsim -novopt -t ps -L work -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L altera_mf -L altera_lnsim -L stratixiv <top_level_filename>

    Anda disarankan untuk mengikuti pemesanan berkas dan pustaka dalam berkas msim_setup.tcl yang disediakan di direktori <IP_variation_name>_sim/mentor .

    Produk Terkait

    Artikel ini berlaku untuk 20 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® II GZ FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA
    Cyclone® V SE SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.