Anda mungkin melihat galat di atas saat menyimulasikan kontroler DDR3 UniPHY Anda dengan ModelSim-Intel® FPGA. Penyebab kesalahan adalah pemesanan pustaka kompilasi dalam panggilan elaborasi ModelSim vsim .
Anda harus memastikan pustaka yang berisi berkas DDR3 yang dikompilasi tercantum pertama kali dalam perintah. Dalam hal ini, direktori kerja berisi berkas DDR3 yang dikompilasi:
vsim -novopt -t ps -L work -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L altera_mf -L altera_lnsim -L stratixiv <top_level_filename>
Anda disarankan untuk mengikuti pemesanan berkas dan pustaka dalam berkas msim_setup.tcl yang disediakan di direktori <IP_variation_name>_sim/mentor .