ID Artikel: 000079510 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/06/2016

Desain PCI Express Arria 10, Arria V GZ, dan Stratix V yang menggunakan Antarmuka DMA Avalon-MM atau Avalon MM yang Mencapai Sinyal Ruang Konfigurasi Lapisan Transaksi (tl_cfg_*) Dapat Menggantung

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Data Sinyal Ruang Konfigurasi Lapisan Transaksi (tl_cfg*)didorong oleh Hard IP untuk PCI Express adalah sampel yang salah dalam fabric FPGA. Akibatnya, dapat terjadi pelanggaran waktu pengaturan atau penahanan. Tje Perangkat lunak Quartus Prime tidak melaporkan pelanggaran karena jalur multi-siklus ini tidak dibatasi. Jika terjadi pelanggaran waktu, sistem dapat hang.

    Resolusi

    Masalah ini telah diperbaiki pada perangkat lunak Quartus Prime versi 16.0.1 atau yang lebih baru.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.