Anda mungkin mengalami galat yang lebih bugar ini untuk perangkat Intel® Stratix® V GX atau Stratix® V GT jika Anda menginspretasikan lebih dari satu contoh IP PengonfigurasiAn Ulang transiver di separuh perangkat yang sama dan mereka menggunakan sumber input mgmt_clk_clk yang berbeda.
Kesalahan pas adalah karena koneksi yang salah ke blok kalibrasi transiver fisik. Ada satu Blok Kalibrasi fisik di setiap kuadran perangkat, yang dikontrol oleh IP Pengonfigurasi Ulang transiver.
Transceiver Reconfiguration Controller dengan Calibration Block harus memiliki sumber mgmt_clk_clk yang sama.
Lihat bab "Calibration Block Boundary" pada buku panduan Intel® Stratix® V GX. Hal ini dapat ditemukan pada volume "Arsitektur Transceiver pada Perangkat V Stratix".