ID Artikel: 000079785 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/10/2011

# FATAL ERROR saat memuat desain selama simulasi menggunakan Mentor Graphics ModelSim-Altera

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Jika Anda mencoba melakukan simulasi, gunakan Mentor Graphics ModelSim-Altera perangkat lunak, desain VHDL yang berisi megafungsi PHY Latensi Rendah dengan datapath 10 Gbps, simulasi gagal dengan kesalahan yang mirip dengan berikut ini:

    # ** Fatal: Error occurred in protected context. # Time: 0 ps Iteration: 0 Instance: /test_tst/test_inst/test_inst/// File: nofile # FATAL ERROR while loading design # Error loading design

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.